晶振电路是电子设备的“心跳源”，其稳定运行离不开两颗不起眼的小电容。本文解析这两颗电容的核心功能与设计考量，帮助工程师规避常见设计风险。
一、 电容在晶振电路中的基础功能
负载匹配：频率精准的核心
- 关键作用：与晶振内部等效电容构成谐振回路，精准匹配晶振标称负载电容值（通常标注为CL）。匹配偏差可能导致输出频率偏移。
- 工作逻辑：外部电容与晶振的等效电容共同决定振荡器实际负载。若外部电容过大或过小，振荡频率可能偏离标称值。
提供必要相移
- 振荡条件：振荡器需满足巴克豪森准则，即环路增益≥1且总相移360°。电容与晶振的电感特性共同提供关键相移，维持持续振荡。
限制驱动电平
- 保护机制：电容阻抗影响反馈电压，间接控制晶振功耗。过大驱动电平可能损坏晶振或加速老化，合理电容值可规避此风险。
二、 电容选型与设计关键点
容值计算：不只是简单翻倍
- 基础公式：单颗负载电容值 CL ≈ (C1 × C2) / (C1 + C2) + Cstray。其中C1、C2为外部电容，Cstray为PCB杂散电容（通常估算2-5pF）。
- 容差影响：优先选择±5%或±2%精度的电容，尤其在高频或温漂敏感场景。容差过大会显著增加频率偏差风险。
介质材料：稳定性的隐形守护者
- 高频首选：COG/NP0类介质电容具有极低ESR（等效串联电阻）和近乎零的容值温漂，是MHz级晶振电路的理想搭档。
- 规避风险：避免使用高损耗介质电容（如部分钽电容），其高ESR可能降低环路增益，导致起振困难或停振。
PCB布局：被忽视的“隐形电容”
- 走线极简：电容应紧贴晶振引脚放置，走线尽量短直。过长走线会引入额外电感与Cstray，破坏电容匹配效果。
- 铺铜隔离：晶振下方及周围建议做接地屏蔽，减少噪声耦合。避免高速信号线靠近晶振回路。
三、 常见问题与电容关联分析
晶振不起振：电容可能是元凶
- 容值过大：导致环路增益不足，无法满足起振条件。
- 容值过小：可能使驱动电平超标，晶振进入非线性区甚至损坏。
- 介质损耗高：高ESR电容消耗能量，降低有效环路增益。
频率温漂超出预期
- 电容温漂不匹配：若外部电容温漂系数（如X7R介质）远高于晶振，整体频率稳定性将劣化。COG/NP0电容是温敏场景的保障。
输出波形畸变
- 电容布局不佳：引入的寄生电感可能与电容形成谐振峰，放大特定频率噪声，导致波形过冲或振铃。
